Б46 Беннеттс, Роберт Дж.. Проектировние тестопригодных логических схем [] = Design of testable logic circuits / Р. Дж. Беннеттс ; пер. с англ. Л. В. Дербуновича. - М. : Радио и связь, 1990. - 176 с. : рис., табл. - Лит.: с. 168-176. - ISBN 5-256-00703-3 : 0.80 р.
Рубрики: Електронні схеми--Проектування--Практичні посібники фывфывфыв: тестовое диагностирование -- тестове діагностування -- анализ тестопригодности -- аналіз тестопригодності -- метод сканирования -- метод сканування -- генерация тестов -- генерація тестів -- принципы вычисления наблюдаемости -- принципи обчислення спостережливості -- логическое состояние узлов -- логічний стан вузлів -- сжатие тестов -- стиснення тестів Аннотация: Количественные меры тестопригодности рассмотрены на примерах реальных устройств. Держатели документа: ЖОУНБ ім. О. Ольжича Доп.точки доступа: Дербунович, Л. В. \пер.\ Экземпляры всего: 1 ВВ (1) Свободны: ВВ (1) |